第18脚双向控制的复位脉冲i/o电平(res)，当输入低电平时cpu清零复位，同时 cpu对外围系统进行复位，与第17脚配合完成系统清零。
第19脚三态输出指示有效内存地址(vma)，低电平有效，表示地址总线上信息有效。
第20脚使能方波输出端(e)。其频率为cpu主频的1/10，用于外围系统芯片使能信号。
第21脚低电平输入端，指示外设地址码有效(vpa)。如果所涉及位址码属mc68000系列的cpu，则外部将低电平送入该脚。
第22脚取消当前的总线指令执行过程中受阻，外部系统向该脚发回低电平，引起总线命令受阻的情况有：(1)读写指令未得到外部系统执行。(2)“中断”过程中未读到中断电平。(3)在已设定的存贮系统中，无指令所要求读写内容。(4)操作中有失误。
第23、24、25脚ipl0、ipl1、ipl2中断请求指令输入端，低电平有效。当外设系统请求中断时，第25脚为最高位，第23脚为最低位，与24脚电平组合成8种状态。三脚都为低电平时为7级中断，都为高电平时为0级中断，当无中断请求时，三脚都为高电平。
第26、27、28脚(fc1、fc2、fc0)cpu功能指示三态输出电平，其组合电平指示cpu当前工作状态(见表2)。
3、6502型cpu的各脚功能
第1、2脚为vss-5v。
第2脚等待低电平输入端(rdy)。为使cpu能支持慢速prom，在读出时延迟一命令周期。
第3脚内部时钟振荡脉冲输出1(￠1)，频率为1.023mhz。
第4脚中断请求低电平输端(irq);第5脚空;第6脚不可停止中断低电平输入端(nmi)，低电平输入后，cpu执行当前指示后中断。
第7脚同步信号输出端(sync)，此脚为高电平时表示操作在进行，同时有同步脉冲输出。
第8脚vcc，5v+/-0.25v，功耗0.7w。
第9-20脚(ab0-ab1)64k字节地址总线输出端;第22-25脚(ab12-ab15)64k字节地址总线输出端;第26-33脚(db7、db6、db5、db4、db3、db2、db1、db0)双向三态资料交互总线端;第34脚输入/输出读写电平指令(rw)，高电平为读出，低电平为写入。
第35、36脚空;第37脚时钟脉冲输入端(￠0)，由外路时钟脉冲发生器产生1.023mhz。
第38脚溢出标志设定输入端(so)，下降沿触发。
第39脚内部时钟脉冲输出2(￠2)，频率为1.023mhz。
第40脚复位脉冲输入端(res)，高电平使cpu复位。
6502时钟脉冲为1mhz，6502a为2mhz，因此6502a的运算速度比6502快。
4、8080a型cpu的各脚功能
数据总线和地址总线的相关脚：
第10、9、8、7脚和3-6脚依为数据输入/输出总线的d0-d3、d4-d7的引出端。第25-27脚，29-35脚、1脚和40、39、38、37、36脚依次为a0-a2、a3-a9、a10、a11-a15地址码输出端，地址总线输出可支持64k字节内存的地址码或256个i/o系统地址。
第2脚接地端;第11脚vss-5v 正负0.5v，最大电流1ma。
第12脚复位端(res)。低电平有效，复位脉冲清零程序计数。
第13脚请示输入电平(hold)。此电平信号送到该脚后，cpu完成现行运行周期后，外部系统获得总线控制权，使cpu的地址总线和数据总线接受输入信息。
